硬件工程師筆試題

硬件工程師筆試選擇題

1、離散的，不連續的信號，稱為（        ）。
A．模擬信號         B.數字信號  
2、組合邏輯電路通常由（       ）組合而成。
A．門電路           B.觸發器       C.計數器  
3、8線—3線優先編碼器的輸入為I0—I7 ，當優先級別最高的I7有效時，其輸出012YYY的值是（         ）。
A．111       B.010     C.000     D.101  
4、十六路數據選擇器的地址輸入（選擇控制）端有（        ）個。
A．16        B.2       C.4       D.8  
5、一位8421BCD碼譯碼器的數據輸入線與譯碼輸出線的組合是（       ）。
A．4:6       B.1:10     C.4:10    D.2:4  
6、4.已知某存儲芯的地址線為12根，則此存儲器的容量至少為（      ）。
A. 8KB           B. 4KB    C. 2KB           D. 1KB 
7、已知下圖（EDP070225）,輸入為周期2μs的對稱方波，若要在輸出端仍得到與輸出近似的對稱方波，則RC的乘積應（      ）。
A. RC<<1μs    B. RC>>1μs C. RC=2μs    D. RC=3~5μs   
8、6.共陰極七段數碼管LED，顯示數字8的16進制代碼為（      ）。
A. 3F            B.7F    C.06             D. 4F 
9、在色環（帶）標識的電阻體上，棕色代表數字：(      )   。
A.1     B.3     C.2     D.5 
10、為了提高放大器的輸入電阻，并穩定放大器的輸出電壓，應采用的反饋方式是：(      )   。
A.電壓串聯負反饋            B.電壓并聯負反饋    C.電流串聯負反饋            D.電流并聯負反饋

硬件工程師筆試判斷題

1．TTL或非門多余輸入端可以接高電平。（       ）  
2．寄存器屬于組合邏輯電路。（        ）  
3．555定時器可以構成多諧振蕩器、單穩態觸發器、施密特觸發器。（         ）  
4．石英晶體振蕩器的振蕩頻率取決于石英晶體的固有頻率。（        ）  
5．PLA的與陣列和或陣列均可編程。（         ）  
6．八路數據分配器的地址輸入（選擇控制）端有8個。（        ）  
7．關門電平UOFF是允許的最大輸入高電平。（       ）  
8．最常見的單片集成DAC屬于倒T型電阻網絡DAC。（       ） 
9．為了減少濾波電容的等效串聯電阻，經常會把多個電容串聯使用。（     ） 
10．功率因數=有功功率/（有功功率+無功功率）。（      ） 

硬件工程師筆試填空題

1、在共e、共b、共c三類放大器中，輸出阻抗最低的是  共C  放大器，輸入阻抗最低者是 共B 放大器。
2、在各類負反饋放大電路中，能穩定輸出電壓的是   電壓   負反饋放大器，能提高輸入阻抗的是 串聯     負反饋放大器。
3、理想運算放大器的輸入電阻為  無窮     ，輸入電流為  0    。
4、模擬示波器中，若輸入信號幅值過大，則探頭衰減器開關應置于    X10    位置，若要使所示波形的個數由多至少，應調節 Time/Div           旋鈕。
5、用邏輯代數化簡下式：A+AB=  A   ，A+B+1=  1   。

硬件工程師筆試主觀題

1、什么是 Setup和 Hold 時間？
答：Setup/Hold Time 用于測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間 (Setup  Time)是指觸發器的時鐘信號上升沿到來以前，數據能夠保持穩 定不變的時間。輸入數據信號應提前時鐘上升沿 (如上升沿有效)T 時間到達芯片，這個 T就是建立時間通常所說的 SetupTime。如不滿足 Setup Time，這個數據就不能被這一時鐘打入觸發器，只有在下一個時鐘上升沿到來時，數據才能被打入 觸發器。保持時間(Hold Time)是指觸發器的時鐘信號上升沿到來以后，數據保持穩定不變的時間。如果 Hold Time 不夠，數據同樣不能被打入觸發器。
2、什么是競爭與冒險現象？怎樣判斷？如何消除？
答：在組合邏輯電路中，由于門電路的輸入信號經過的通路不盡相同，所產生的延時也就會不同，從而導致到達該門的時間不一致，我們把這種現象叫做競爭。由于競爭而在電路輸出端可能產生尖峰脈沖或毛刺的現象叫冒險。如果布爾式中有相反的信號則可能產生競爭和冒險現象。解決方法：一是添加布爾式的消去項，二是在芯片外部加電容。
3、什么是同步邏輯和異步邏輯？同步電路與異步電路有何區別？
答：同步邏輯是時鐘之間有固定的因果關系。異步邏輯是各時鐘之間沒有固定的因果關系 .電路設計可分類為同步電路設計和異步電路設計。同步電路利用時鐘脈沖使其子系統同步運作 ，而異步電路不使用時鐘脈沖做同步，其子系統是使用特殊的 “開始”和“完成”信號使之同步。異步電路具有下列優點：無時鐘歪斜問題、 低電源消耗、平均效能而非最差效能、模塊性、可組合和可復用性。
4、你知道那些常用邏輯電平？TTL 與 COMS 電平可以直接互連嗎？
答：常用的電平標準，低速的有 RS232、RS485 、RS422、 TTL、CMOS 、LVTTL、 LVCMOS、ECL 、ECL、 LVPECL 等，高速的有 LVDS、 GTL、PGTL 、 CML、 HSTL、SSTL 等。
一般說來， CMOS 電平比 TTL 電平有著更高的噪聲容限。如果不考慮速度 和性能，一般 TTL 與 CMOS 器件可以互換。但是需要注意有時候負載效應可能引起電路工作不正常，因為有些 TTL 電路需要下一級的輸入阻抗作為負載才能 正常工作。
5、你所知道的可編程邏輯器件有哪些？
答：ROM(只讀存儲器)、 PLA(可編程邏輯陣列)、 FPLA(現場可編程邏輯陣列)、 PAL(可編程陣列邏輯)GAL(通用陣列邏輯 )，EPLD( 可擦除的可編程邏輯器件 )、 FPGA( 現場可編程門陣列 )、CPLD( 復雜可編程邏輯器件 )等 ，其中 ROM、 FPLA、 PAL 、GAL、 EPLD 是出現較早的可編程邏輯器件， 而 FPGA 和 CPLD 是當今最流行的兩類可編程邏輯器件。FPGA 是基于查找表結構的，而 CPLD 是基于乘積項結構的。

硬件工程師筆試復習資料

硬件工程師書籍推薦：

《電工學簡明教程（第三版）》
作者：秦曾煌，姜三勇編 高等教育出版社出版
本書是普通高等教育“十一五”規劃教材，如果你對最底層的物理學有足夠深入的了解，會大大增進你對分立電子元件的認識。比如對電阻率、電磁感應的認識能夠幫助你理解為何簡簡單單的一根導線都要衍伸出雜散電容電感這么多亂七八糟的問題，到底什么時候要當作等勢體去看待，什么時候要考慮它的位置和形狀。

《EMC電磁兼容設計與測試案例分析》 
鄭軍奇
《EMC電磁兼容設計與測試案例分析》以EMC案例分析為主線，通過案例描述、分析來介紹產品設計中的EMC技術，向讀者介紹產品設計過程中有關EMC的實用設計技術與診斷技術，減少設計人員在產品的設計與EMC問題診斷中的誤區。
書中所描述的EMC案例涉及結構、屏蔽與接地、濾波與抑制、電纜、布線、連接器與接口電路、旁路、去耦與儲能、PCBLayout，以及器件、軟件與頻率抖動技術等各個方面。

《運算放大器應用電路設計》 
馬場清太郎
這本書的特點，在于其精確、細致，不僅有理論的推導和分析，更有針對一些具體型號的運放在同等電路下的實際應用和性能測試報告。作者把運放使用的基本常識介紹的都很詳細，很有工程參考價值。