崗位職責：
1、根據產品規格分解測試點；
2、根據測試內容選擇合適的驗證策略，編寫驗證測試計劃
3、搭建仿真平臺；
4、根據產品規格編寫測試用例；
5、編寫測試腳本，回歸腳本，完成覆蓋率收集，測試驗證報告；
6、與模擬工程師配合完成混合信號***仿真；
7、Debug產品在測試中出現的問題，查找并分析原因。
任職要求
1、碩士及以上，熟練使用Verilog/System Verilog語言；
2、熟練使用UVM語言，熟悉SVA語法及FPV驗證。
3、掌握Python/Perl、Tcl等腳本語言；
4、熟悉驗證流程，覆蓋率收集，具有驗證計劃和覆蓋率的思維；
5、掌握Cadence/Synopsys等EDA公司驗證管理工具，Cadence Xcelium/vManager優先；
6、對I2C, SMBus，SPI等總線協議了解一種或多種（不局限列舉的幾種）。

上班地址：-浙江-杭州-杭州市西湖區黃龍萬科中心A座10層